\frameforsection[t]{
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  \begin{enumerate}
    \zihao{6}
    \item 使用总线表示多位信号在描述常用组合电路原理时有时会更简洁清晰
    \item 译码器、多路选择器、编码器、仲裁器和优先编码器是常用的组合逻辑单元电路，在Verilog实现上，可以使用结构化描述，也可以
      使用行为描述，使用行为描述时，综合器会进行优化
    \item 译码器是将一种编码（一般为二进制码）转换为另一种编码（一般为独热码）的电路，为降低逻辑功效，实现上可采用
      小型译码器组合成大型译码器的方案(预译码)，也可以给出行为描述的Verilog代码
    \item 多路选择器是从多个输入（每个输入位宽为k）信号中，按照选择线上的独热码选择一个输入送到输出端，可以采用与门+或门，或者使用三态缓冲器两种方式实现，可以使用assign语句或case语句进行Verilog实现，多路选择器也可以使用二进制码选择输入，但除非必须这样做，否则会消耗更多能量
    \item 编码器是把独热信号转换为二进制码的电路，使用多个小型编码器，采用树形结构，可以构造大型编码器，这种方案可以使用结构化Verilog实现，当然
    \item 仲裁器的输入为任意信号，输出为独热码，独热码中1的位置与输入信号中1的LSB位置相同，仲裁器在实现上可以基于可迭代方法，
      也可以采用超前技术（后续介绍）
    \item 优先编码器可基于仲裁器+编码器实现：仲裁器的输出接到编码器输入即可
    \item 比较器也可以采用可迭代电路实现，还可以使用超前技术
    \item 可迭代电路的输入中包含当前位信号，还包含来自相邻位传送的信号，输出的信号送到相邻位，数字比较器和仲裁器
特别适合迭代电路实现,其优点是便于扩展
\end{enumerate}
}
